Tack för att du skickade din fråga! En av våra teammedlemmar kontaktar dig snart.
Tack för att du skickade din bokning! En av våra teammedlemmar kontaktar dig snart.
Kursplan
RISC V-arkitekturfundament och ekosystemöverblick
RISC V ISA-läge och industriell adoption
- Öppen ISA-filosofi och RISC V International-standardiseringslandskapet
- Mental modell av RISC V: Load-Store-arkitektur, registerfil, byte-ordering
- Jämförelse med ARM, x86 och POWER: Trade-offs för heterogena datorarkitekturer
- Ekosystemmognadsbedömning: SiFive, T-Head, Western Digital och det växande öppna silicon-gemenskapen
- Standardiserade gränssnitt: RISC V Privileged ISA, Machine Software Abstraction Layer (MSBL)
Minnesmodeller och ABI-kompatibilitet
- Unprivileged Architecture-specifikation: CSR-karta, undantagshanteringsrutiner och minnesceller
- RV32I / RV64I-instruktionssätt och ABI-kompatibilitet för tvärvplattforms binärportabilitet
- Minnesordningskonventioner och barriärinstruktioner för multiprocessorsystem
RISC V-assemblyprogrammering och kompilatorverktygskedja
Låg nivå-instruktionprogrammation
- BasintInstruktioner (I), Multiplikations-/division (M), atomära operationer (A) tillägg
- Bitness-medvetna programmeringsstrategier för 32-bit och 64-bit RISC Mål
- Anropskonventioner och stack frame-hantering för inbyggda och realtidsmjukvarusystem
Kompilatorverktygskedja-kompetens
- LLVM-baserad kompilatorverktygskedja: Clang, LLVM, Binutils för RISC V-korskompilering
- Länkarfilsskript, sektioner och minneslayoutkonfiguration för bare-metal och RTOS-miljöer
- Kompilatorintrinsics, optimeringsnivåer och profileringsdriven kodjustering
- Arbetsflöden för utveckling av öppen verktygskedja: byggnad, testning och packning av anpassade GCC/Clang-verktygskedjor
Inbyggd systemutveckling och realtidsoperativsystem
Bare-metal och RTOS-programmering
- Rust-systemprogrammering för RISC V: kostnadsfria abstraktioner, osäker minneshantering och bare-metal-utveckling
- No-Std-miljöer: anpassade länkarfilsskript, enhetsdrivrutinsutveckling och minnesmappad I/O
- Zephyr RTOS och Buildroot BSP-utveckling för RISC Mål
- Perifera gränssnitt: GPIO, I2C, SPI, UART och DMA-kontrollerprogrammering
Energieffektivisering och prestandaoptimering
- Klockspärrning, strömindelshanteringen och optimering av lågströmslägen
- Varv-accurat prestandaanalys med simulatorprofilerare och hårdvaruenergikonterare
- Realtid_interrupt-fördröjningjustering för säkerhetskritiska tillämpningar
Linux-kärn- och bootloaderutveckling för RISC V
Uppstartsfirmware och bootloaderekosystem
- OpenSBI (SBI-specifikationimplementation): bootloader-firmwareutveckling
- UEFI/EDK II på RISC V: modern firmwarebootstack-utveckling
- Coreboot och U-Boot-portering för RISC V-enkelplattsdatorer
Linux-kärnintegration
- RISC Målinlämningsbidrag: enhetsöverlays, CPU-topologi och interruptkontroller (AIA)-drivrutinsutveckling
- Verktyg BSP-utveckling och kärnkonfiguration för anpassade SoC-plattformar
- Filsystemsupport, nätverksstack och containningsupport (Docker, Kubernetes) på RISC V-värdsystem
RISC V SoC-design och FPGA-prototypning
Multi-core SoC-arkitektur och integration
- Network-on-Chip (NoC)-designmetoder för RISC V-multi-core-processorer
- Axi4/CHI-cachekoherens och inter-proceskommunikationsprotokoll
- Öppen IP-integration: OpenCores, ChIPS Framework och leverantörs RTL-komponenter
- Bussmatrisdesign och minneskontrollintegration (DDR, SRAM, eMMC, PCIe)
FPGA-baserad processorprototypning
- FPGA-syntes och implementering av RISC-core (t.ex. BOOM, VexRiscv, PULP)
- SystemVerilog Assertions (SVA) och UVM-baserad funktionell verifieringsmetodologi
- Formella verifieringsverktyg och egenskapsbaserad testing för RISC-core-validering
RISC V-vectortillägg och domän-specifik acceleration
RVV (RISC V Vector) Extension djupdykning
- Vektorläsa/skriva, vektor-fused multiply-add (VFMA), och matrixberäkningsacceleration
- Variabel-längd vektoroperationer (VL, VLEN) för arbetslastoptimerad SIMD-exekvering
- Vektormaskoperationssegmentkontroll och datatypflexibilitet för DSP- och ML-arbetslast
Anpassade DSP- och domän-specifika instruktionsdesign
- Design av domän-specifika acceleratorer genom anpassade tillägg och CBAR-baserade operandgränssnitt
- Kompilatorfront-end-modifikationer för anpassad instruktiongenerering och kodutsläppning
- Hårdvara-software-partitionsstrategier för acceleratorintegration i produktion SoCs
AI-acceleration och edge-maskininlärning på RISC V
NPU-design och integration för RISC-processorer
- Neural Processing Unit-arkitektur: systoliska fält, tensor-kärnor och viktkompression för on-chip AI-acceleration
- Modellkvantiseringstekniker (INT8, INT4, FP8) för edge-deploymen på RISC V
- Ramverkskompatibilitet: TensorFlow Lite Micro, ONNX Runtime och PyTorch Edge på RISC Mål
Heterogen datorberäkning för AI-arbetslast
- Ko-design av RISC-värd CPU med AI-accelerator NPU för realtidsinferenspipelines
- Minnessystemoptimering: HBM/DDR-bandbreddshantering för ML-modellvikter och activationer
- Termal- och budgetbudgetering för edge-AI-inferenssystem
Hårdvarusäkerhet och konfidentiell datorkomputation på RISC V
Fysiskt minnesskydd och betrodd exekvering
- Fysiskt Minnesskydd (PMP) och Page Table Walker-säkerhetsmekanismer
- Säker Enklav/TEE-arkitekturer för RISC V: OP-TEE-integration, SEV-klass betrodda exekveringsmiljöer
- Startkedjesäkerhet: rot av tillit, säker boot och mättad startattestation
Kryptografisk acceleration
- RISC V-kryptografiska tillägg (Zk, Zkr, K-tillägg): SHA, AES, RSA, RSA-PSS och ECC-acceleration
- Postkvantkriptografi (PQC)-integration för nästa generationens RISC-processorer
- Sidokanalattackmitigeringsmetoder: konstanttid-programmering, maskering och hårdvarurandomtalgenererare
Avancerad anpassad arkitektur och ISA-tilläggsdesign
Domän-specifik arkitektur och anpassade instruktions tillägg
- ISA-tillägg designmetodologi: kodning, kodningstabeller, ABI-påverkan analys och RISC International-specifikationsinlämningsprocess
- Anpassad registerfildesign med CBAR (Custom Base Address Registers) för operand_dispatch
- Instruktionpipelining, hazard-detection och pipeline-modifikationer för anpassade tillägg
Verifikation och signoff av anpassade arkitekturmodifikationer
- Testbench-design för anpassade tillägg: styrd kontra begränsad-råstimulusgenerering
- Regressionstestningsramverk och täckningsdriven verifiering för arkitekturmödfikationer
- Interoperabilitetstestning: säkerhet att anpassade instruktioner fungerar inom etablerade ABI-begränsningar
Säkerhetskritiska och fordons RISC V-tillämpningar
Funktionssäkerhet och fordonsstandarder överensstämmelse
- ISO 26262-funktions-säkerhetsöverensstämmelse för RISC V-fordonsprocessorer
- ASIL-Q-klassificering och säkerhetsmanualutveckling för RISC V-silicon IP
- Deterministisk interrupt-hantering, lockstep-core-par och minnesskydd för säkerhetskritiska RISC V-system
Industriell realtid och edge-datorapplikationer
- IEC 61508 SIL-överensstämmelse och deterministisk schemaläggning på RISC V-multi-core-plattformar
- IoT-gateway-utveckling med RISC V: anslutningsförmåga, edge-analytisk och OTA-firmware-uppdateringssystemer
Capstone-projekt: End-to-End RISC V-systemutveckling
Helt livscykelprojekt
- Arkitekturspecifikation: ISA-tillägg och core-konfigurationsdesign för ett definierat användningsfall
- RTL-implementering i SystemVerilog med UVM-testbänkar och formell verifieringstäckning
- FPGA-prototypning, uppstartsfirmwareutveckling och bare-metal-drivrutin-stackintegration
- Linux BSP- och verktygskedjeanpassning för den anpassade RISC V-core
- AI-arbetslastdeploment: NPU-integration, modellkvantisering och prestandabemarkering
- Säkerhetsvalidering: PMP-efterlevnad, säker boot och kryptografisk acceleration benchmarking
- Teknisk arkitekturdokumentation, IP-strategianalys och tvärfunktionell teampresentation
Krav
Inga förkunskaper krävs.
21 Timmar
Vittnesmål (2)
Instruktörens förklaringar och interaktivitet gjorde verkligen ämnet tillgängligt; och även om jag troligtvis inte var erfaren nog, lärde jag mig mycket av det!
Pieter Bruynseels - Spot Buy Center BV
Kurs - Design Patterns
Maskintolkat
Jag tyckte om plattformen vi använde. Den var verkligen trevlig och enkel att använda. Jag tyckte särskilt om typescriptavsnittet, delen om namnområden och moduler.
Robert - DB Global Technology
Kurs - JavaScript - Advanced Programming
Maskintolkat
