RISC-V: Från mjukvara till krets – programmering, Linux, FPGA och AI-tillämpningar Träningskurs

RISC-V-arkitekturs grunder och översikt över ekosystemet

RISC-V ISA-lanskapet och industriell adoption

• Filosofin bakom öppen ISA och standardiseringslandskapet hos RISC-V International
• Mentalt modell av RISC-V: Load-Store-arkitektur, registerfil och byteordning
• Jämförelse med ARM, x86 och POWER: för- och nackdelar för heterogena beräkningsarkitekturer
• Bedömning av ekosystemets mognad: SiFive, T-Head, Western Digital och den växande öppen källkods-kretscommunityn
• Standardiserade gränssnitt: RISC-V Privileged ISA, Machine Software Abstraction Layer (MSBL)

Minnesmodeller och ABI-samordning

• Specifikation för icke-privilegierad arkitektur: CSR-karta, exceptionshantering och minneshierarkier
• Instruktionsuppsättningar RV32I / RV64I och ABI-samordning för binär portabilitet mellan plattformar
• Konventioner för minnesordning och barriarinstruktioner för multiprocessorsystem

RISC-V assemblerprogrammering och kompilatorverktygslåda

Lågnivåprogrammering av instruktioner

• Basala heltalsinstruktioner (I), multiplikation/delning (M) och atomära operationer (A) extensioner
• Strategier för bitlängdskänslig programmering för 32-bitars- och 64-bitars RISC-V-mål
• Anropskonventioner och städsramhantering för inbäddade och realtidsprogramvarusystem

Kompetens i kompilatorverktygslådor

• LLVM-baserad kompilatorverktygslåda: Clang, LLVM och Binutils för korskompilering till RISC-V
• Länkskript, sektioner och minneslayoutkonfiguration för bare-metal- och RTOS-miljöer
• Kompilatorintrinsiska, optimeringsnivåer och kodjustering baserad på profilering
• Arbetsflöden för utveckling av öppna källkodsverktygslådor: bygga, testa och pakettera anpassade GCC/Clang-verktygslådor

Utveckling av inbäddade system och realtidig Operativsystem

Bare-metal- och RTOS-programmering

• Systemprogrammering i Rust för RISC-V: nollkostnadsabstraktioner, orsäker minneshantering och bare-metal-utveckling
• No-Std-miljöer: anpassade länkar, utveckling av enhetsdrivrutiner och minnesmappad I/O
• Zephyr RTOS och Buildroot BSP-utveckling för RISC-V-mål
• Interfacing av periferi: GPIO, I2C, SPI, UART och DMA-kontrollerprogrammering

Optimering av ström och prestanda

• Klockportering, hantering av strömdomäner och optimering av lågströmslägen
• Cykel-exakt prestandaanalys med simulationsprofiler och hårdvaruprestationsräknare
• Justerings av realtids-interruptlatens för säkerhetskritiska tillämpningar

Linux-kärna och bootloader-utveckling för RISC-V

Bootfastware och bootloader-ekosystem

• OpenSBI (implementering av SBI-specifikationen): utveckling av bootloaderfastware
• UEFI/EDK II på RISC-V: utveckling av moderna fastwarebootstacks
• Portering av Coreboot och U-Boot till RISC-V-enkortsdatorer

Linux-kärnintegrering

• Bidrag till RISC-V-huvudlinjekärnan: device tree-overlay, CPU-topologi och utveckling av avbrottskontrollrar (AIA)
• Utveckling av leverantörsBSP och kärnkonfiguration för anpassade SoC-plattformar
• Stöd för filsystem, nätverksstack och containerisering (Docker, Kubernetes) på RISC-V-värdsystem

RISC-V SoC-design och FPGA-prototypning

Multicore SoC-arkitektur och integration

• Designmetodologi för Network-on-Chip (NoC) för RISC-V-multiprocessorer
• Axi4/CHI-kohärens och protokoll för kommunikation mellan processorer
• Integration av öppen källkods-IP: OpenCores, ChIPS Framework och leverantörsRTL-komponenter
• Design av bussmatriser och integration av minneskontroller (DDR, SRAM, eMMC, PCIe)

Processorprototypning baserad på FPGA

• FPGA-syntes och implementation av RISC-V-kärnor (t.ex. BOOM, VexRiscv, PULP)
• SystemVerilog Assertioner (SVA) och UVM-baserad funktionsverifieringsmetodik
• Formel verifieringverktyg och egenskapsbaserad testning för validering av RISC-V-kärnor

RISC-V vektorextensioner och domän-specifik acceleration

Djupdykning i RVV (RISC-V Vector) Extension

• Vektormatning/lagring, vektor-fused multiply-add (VFMA) och acceleration av matrisberäkningar
• Variabel längd vektoroperationer (VL, VLEN) för arbetsbelastningsoptimerad SIMD-exekvering
• Vektormaskoperationer, segmentkontroll och data typer flexibilitet för DSP- och ML-arbetsbelastningar

Anpassad DSP och domän-specifik instruktsdesign

• Design av domän-specifika acceleratorer genom anpassade extensioner och CBAR-baserade operandgränssnitt
• Ändringar av kompilatorframände för anpassad instruktsgenerering och kodutmatning
• Strategier för hårdvara-mjukvara partitionering för acceleratorintegration i produktions-SOC:er

AI acceleration och kantberäkning för maskininlärning på RISC-V

NPU-design och integration för RISC-V-processorer

• Arkitektur för Neural Processing Unit: systoliska arrayer, tensorrärer och viktkompression för on-chip AI acceleration
• Modellkvantiseringstekniker (INT8, INT4, FP8) för kantdeployment på RISC-V
• Ramverkskompatibilitet: TensorFlow Lite Micro, ONNX Runtime och PyTorch Edge på RISC-V-mål

Heterogen beräkning för AI-arbetsbelastningar

• Samdesign av RISC-V-värd CPU med AI-akcelerators NPU för realtid infäranspipeliner
• Optimering av minnessubsystem: HBM/DDR-bandbreddshantering för ML-modellvikter och aktiveringar
• Termisk och strömbudgetering för kant AI-infäranssystem

Hårdvarusäkerhet och konfidentiell beräkning på RISC-V

Fysisk minnesskydd och betrodd exekvering

• Fysiskt minnesskydd (PMP) och Page Table walker-säkerhetsmekanismer
• Secure Enclave/TEE-arkitekturer för RISC-V: OP-TEE-integration, SEV-klass betrodda exekveringsmiljöer
• Säker bootkedja: rot av litar, säker boot och mäta startattestering

Kryptografisk acceleration

• RISC-V kryptografiska extensioner (Zk, Zkr, K extensioner): acceleration av SHA, AES, RSA, RSA-PSS och ECC
• Integration av post-quantum-kryptografi (PQC) för nästa generationens RISC-V-processorer
• Mitigeringstekniker mot sidokanalsangrepp: konstanttidsprogrammering, maskerande och hårdvarurandomtalsgeneratorer

Avancerad anpassad arkitektur och ISA-extension design

Domän-specifik arkitektur och anpassade instruktionsextensioner

• Metodologi för ISA-extension design: koderings, kodningstabeller, ABI-påverkanalys och RISC-V International specifikationsinlämningsprocess
• Anpassad registerfildesign med CBAR (Custom Base Address Registers) för operanddistribution
• Instruktpipelining, hazarddetektering och pipelineändringar för anpassade extensioner

Verifiering och godkännande av anpassade arkitekturrendringar

• Testbänkdesign för anpassade extensioner: riktad vs. constraint-random stimulusgenerering
• Regressionstestramverk och täckningsbaserad verifiering för arkitekturrendringar
• Interoperabilitetstestning: säkerställ att anpassade instruktioner fungerar inom etablerade ABI-begränsningar

Säkerhetskritiska och fordonsindustriella RISC-V-tillämpningar

Funktionsäkerhet och efterlevnad av fordonsinriell standarder

• ISO 26262 funktionsäkerhetskonformitet för RISC-V-fordonsprocessorer
• ASIL-Q klassificering och utveckling av säkerhetsmanualer för RISC-V krets-IP
• Deterministisk interrupt hantering, lockstapkärnopar och minnesskydd för säkerhetskritiska RISC-V-system

Industriell realtid och kantberäkningstillämpningar

• IEC 61508 SIL-konformitet och deterministisk schemaläggning på RISC-V multicore-plattformar
• Utveckling av industriella IoT-gateways med RISC-V: konnektivitet, kantanalys och OTA fastwareuppdateringssystem

Avslutande projekt: Slut till slut RISC-V systemutveckling

Projekt över hela livscykeln

• Arkitekturspecifikation: ISA extensioner och kärnkonfigurationsdesign för ett definierat användningsfall
• RTL-implementation i SystemVerilog med UVM testbänkar och formel verifiering täckning
• FPGA prototypning, bootfastwareutveckling och integration av bare-metal drivrutinstack
• Linux BSP och verktygslåda anpassning för anpassad RISC-V-kärna
• AI arbetsbelastningsdeployment: NPU integration, modellkvantisering och prestandabenckmarkning
• Säkerhetsvalidering: PMP genomdrivande, säker boot och kryptografisk acceleration benckmarkning
• Teknisk arkitekturdokumentation, IP-strategi analys och tvärfunktionell teampresentation