Tack för att du skickade din fråga! En av våra teammedlemmar kontaktar dig snart.
Tack för att du skickade din bokning! En av våra teammedlemmar kontaktar dig snart.
Kursplan
RISC-V-arkitekturfundament och översikt över ekosystemet
RISC-V ISA-landskap och branschadoption
- Filosofin bakom öppna ISA och RISC-V Internationals standardiseringslandskap
- Mental modell av RISC-V: Lagra-lagra-arkitektur, registerfil, byteordning
- Jämförelse med ARM, x86 och POWER: Avvägningar för heterogena beräkningsarkitekturer
- Värdering av ekosystemets mognad: SiFive, T-Head, Western Digital och det växande öppna källkods-silikoncommunityt
- Standardiserade gränssnitt: RISC-V Privileged ISA, Maskinvarusömlös抽象lager (MSBL)
Minnesmodeller och ABI-kompatibilitet
- Specifikation för unprivileged arkitektur: CSR-karta, undantagshantering och minnesshierarkier
- RV32I / RV64I-instruktionssätt och ABI-kompatibilitet för binärportabilitet mellan plattformar
- Konventioner för minnesordning och barriärupteryckningar för multiprocessorsystem
RISC-V-assemblyprogrammering och kompilatorverktygskedja
Lågnivåinstruktionsprogrammering
- Grundläggande heltalsinstruktioner (I), Multiplicera/Dividera (M), Atomska operationer (A) tillägg
- Programmeringsstrategier med hänsyn till bitbredd för 32-bitars och 64-bitars RISC-V-mål
- Anropskonventioner och hantering av stackramar för inbyggda och realtidsmjukvarusystem
Kompilatorverktygskedjekunskap
- LLVM-baserad kompilatorverktygskedja: Clang, LLVM, Binutils för RISC-V-kompilering
- Länkarfiler, sektioner och minneslayoutkonfiguration för bare-metal- och RTOS-miljöer
- Kompilatorintrinsic, optimeringsnivåer och profildriven kodtuning
- Arbetsflöden för utveckling av öppna källkodsverktygskedjor: byggande, testning och paketering av anpassade GCC/Clang-verktygskedjor
Utveckling av inbyggda system och realtidsoperativsystem
Bare-metal- och RTOS-programmering
- Rust-systemprogrammering för RISC-V: nollkostnadabstraktioner, osäker minneshantering och bare-metal-utveckling
- No-Std-miljöer: anpassade länkers, enhetsdrivrutinsutveckling och minnesavbildad I/O
- Zephyr RTOS och Buildroot BSP-utveckling för RISC-V-mål
- Perifert gränssnitt: GPIO, I2C, SPI, UART och DMA-kontrollerprogrammering
Strömförbruknings- och prestandaoptimering
- Klockgating, strömfältshantering och optimering av lågeffektlägen
- Cykelexakt prestandaanalys med simulatorprofilerare och hårdvarusprestandaräknare
- Instansinstanslatensjustering för säkerhetskritiska applikationer
Linux Kernel- och bootloaderutveckling för RISC-V
Boot-firmware och bootloaderekosystem
- OpenSBI (implementering av SBI-specifikationen): bootloader firmwareutveckling
- UEFI/EDK II på RISC-V: utveckling av moderna firmwareboot-stackar
- Coreboot och U-Boot-portering för RISC-V-enkelkortdatorer
Linux-kernelintegration
- RISC-V-mainline kernelbidrag: enhetsöverträffningar, CPU-topologi och interruptkontrollerr (AIA)drivrutinsutveckling
- Vendor BSP-utveckling och kernelkonfiguration för anpassade SoC-plattformar
- Filsystemsstöd, nätverksstack och containeriseringsstöd (Docker, Kubernetes) på RISC-V-värdssystem
RISC-V SoC-design och FPGA-protytning
Multi-core SoC-arkitektur och integration
- Network-on-Chip (NoC) designmetodik för RISC-V multi-core-processorer
- Axi4/CHI-cachekohesitet och inter-procesorkommunikationsprotokoll
- Öppna källkods-IP-integration: OpenCores, ChIPS Framework och vendor RTL-komponenter
- Bus-matrixdesign och minneskontrollerintegration (DDR, SRAM, eMMC, PCIe)
FPGA-baserad processortypning
- FPGA-syntes och implementering av RISC-V-kärna (t.ex. BOOM, VexRiscv, PULP)
- SystemVerilog Assertions (SVA) och UVM-baserad funktionell verifieringsmetodik
- Formella verifieringsverktyg och egenskapsbaserad testning för validering av RISC-V-kärnor
RISC-V Vektortillägg och domänspecifik acceleration
Djupdykning i RVV (RISC-V Vector) tillägget
- Vector load/store, vector-fused multiply-add (VFMA) och matrisberäkningsacceleration
- Variabel-längd vektoroperationer (VL, VLEN) för arbetsbelastningsoptimerad SIMD-exekvering
- Vecktor maskoperationer, segmentstyrning och datatypflexibilitet för DSP- och ML-arbetsbelastningar
Skräddarsydd DSP- och domänspecifik instruktsdesign
- Design av domänspecifika accelerators genom custom tillägg och CBAR-baserade operandgränssnitt
- Anpassningar av kompilatorfrontenden för generation av anpassade instruktioner och kodutsläppning
- Strategier för hårdvara/mjukvara-partitionering för integrering av accelerators i produktions-SOCs
AI-acceleration och kantmaskininlärning på RISC-V
NPU-design och integration för RISC-V-processorer
- Neural Processing Unit-arkitektur: systoliska fält, tensor-kärnor och viktkompression för on-chip AI-acceleration
- Modellkvantiseringstekniker (INT8, INT4, FP8) för kantutplacering på RISC-V
- Ramverkskompatibilitet: TensorFlow Lite Micro, ONNX Runtime och PyTorch Edge på RISC-V-mål
Heterogen beräkning för AI-arbetsbelastningar
- Ko-design av RISC-V-värd-CPU med AI-accelerator NPU för realtidsinferenspipelines
- Optimering av minneshubben: HBM/DDR-bandbreddshantering för ML-modellvikter och activationer
- Värme- och strömbudgetering för kant-AI-inferenssystem
Hårdvarusäkerhet och konfidentiell beräkning på RISC-V
Fysiskt minnesskydd och betrodd exekvering
- Fysiskt Minnesskydd (PMP) och säkerhetsmekanismer för Page Table walker
- Säkra öenar/TEE-arkitekturer för RISC-V: OP-TEE-integration, SEV-klass betrodda exekveringsmiljöer
- Boot-kedjesäkerhet: root of trust, secure boot och measured launch attestation
Kryptografisk acceleration
- RISC-V kryptografiska tillägg (Zk, Zkr, K-tillägg): SHA, AES, RSA, RSA-PSS och ECC-acceleration
- Integration av post-kvantkryptografi (PQC) för nästa generations RISC-V-processorer
- Tekniker för mitigering av sidokanalsattacker: tidskonstant programmering, maskering och hårdvaru-randtalgeneratorer
Avancerad skräddarsydd arkitektur och ISA-tilläggsdesign
Domänspecifik arkitektur och custom instruktions tillägg
- Metodik för ISA-tilläggdesign: kodning, kodningstabeller, ABI-påverkan analys och processen för inskickning av specifikation till RISC-V International
- Design av custom registerfil med CBAR (Custom Base Address Registers) för operanddispatch
- Instruktionspanelering, farhågedetektering och pipeline-modifieringar för custom tillägg
Verifiering och signoff av skräddarsydda arkitekturremodifieringar
- Testbänksdesign för custom tillägg: styrda kontra begränsnings-släumpmässiga stimulusgenereringar
- Regressionstestramverk och täckningsdriven verifiering av arkitekturremodifieringar
- Interoperabilitetstestning: säkerställa att custom instruktioner fungerar inom etablerade ABI-begränsningar
Säkerhetskritiska och fordons RISC-V-tillämpningar
Funktionell säkerhet och compliance med fordonsstandarder
- ISO 26262-funktionssäkerhetskompliance för RISC-V-fordonsprocessorer
- ASIL-Q-klassificering och säkerhetsytemanvändning för RISC-V silikonom IP
- Bestämd interrupt-hantering, lockstep-core-par och minnesskydd för säkerhetskritiska RISC-V-system
Industriell realtid och kantberäkningsapplikationer
- IEC 61508 SIL-kompatibilitet och bestämd schemaläggning på RISC-V-multi-core-plattformar
- Utveckling av industriella IoT-gatewayar med RISC-V: anslutning, kantanalys och OTA firmware-uppdateringssystem
Capstone-projekt: Helårsutveckling av RISC-V-system
Fullt livscykelprojekt
- Arkitektspecifikation: ISA-tillägg och kärnkonfigurationsdesign för ett definierat användningsfall
- RTL-implementation i SystemVerilog med UVM-testbänkar och formell verifieringstäckning
- FPGA-protytning, boot-firmwareutveckling och integration av bare-metal drivrutinsstack
- Anpassning av Linux BSP och verktygskedja för den anpassade RISC-V-kärnan
- AI-arbetslastdeployment: NPU-integration, modellkvantisering och prestandabenchmarking
- Säkerhetsvalidering: PMP-upphandling, secure boot och benchmarking av kryptografisk acceleration
- Teknisk arkitekturdokumentation, IP-strategianalys och presentation inför cross-funktionellt team
21 Timmar
Vittnesmål (2)
Instruktörens förklaringar och interaktivitet gjorde verkligen ämnet tillgängligt; och även om jag troligtvis inte var erfaren nog, lärde jag mig mycket av det!
Pieter Bruynseels - Spot Buy Center BV
Kurs - Design Patterns
Maskintolkat
Jag tyckte om plattformen vi använde. Den var verkligen trevlig och enkel att använda. Jag tyckte särskilt om typescriptavsnittet, delen om namnområden och moduler.
Robert - DB Global Technology
Kurs - JavaScript - Advanced Programming
Maskintolkat
